Задал вопрос нашим инженерам-аппаратчикам.

[thesz]

Вопрос простой: как выглядит описание схемы накапливающего сумматора на Verilog и VHDL (чтобы вставить в презентацию настоящее знаниеВ результате мы проспорили полчаса, потом я ушел кушать и по приходу с обеда мы еще поспорили полчаса

Comments

[vshabanov]

А о чем спорили? И кто такой асинхронный сброс? Писать его, кстати, могут и по привычке (типа всю жисть работало, нафиг менять, других задач валом)

Интересно посмотреть на описания на Verilog, VHDL и Haskell. Чтобы было настоящее сравнение )

[thesz]

Я для включения кода в сравнение и спрашивал. ;)

[vshabanov]

Дак выдали код, али только спорили? )

И все-таки, кто такой асинхронный сброс? Или без кода не объяснить? )

[thesz]

Выдали, с чего и начался спор.

Асинхронный сброс - это когда триггера, хранящие выходные данные и состояния производят запись не только по фронту тактирующего сигнала, но и по фронту сброса. Или, технически, "сброс находится в списке чувствительности."

[nealar]

Накакпливающий сумматор - это регистр + сумматор в одном флаконе?
А как в него начальное состояние заливать без асинхронного сброса?

[thesz]

Да. sum = sum + input.

Начальное состояние можно заливать с помощью синхронного сброса.

[nealar]

Может, это рудимент? Остался от тех схем, которые можно было начальным состоянием заклинить в таком положении, в котором они не понимают тактовый вход. Электродарвинизм, однако :)

[thesz]

Просто сброс может быть снят в любой момент.

В общем, да, рудимент. Что-то пока очень загадочное.