Я сейчас поддерживаю и развиваю компилятор VHDL, оставленный мне в наследство руководителем, сделавшим AST не типизированным, программистом, делавшим всё "на отвалите от меня" и бывшим инженером-электронщиком. Последние два уволились. Поверх VHDL мне надо добавить поддержку Верилога ( Read more... )

runningSumMaybes.vhdl:75:36: port "generated_temporary_name_1" cannot be readЕсть у VHDL особенность поведения: сигнал типа out нельзя читать в сущности, что этом сигналом управляет.

Вот это - последняя ошибка. Надеюсь.

( Ужасающий код на VHDL и его исходник на Хаскеле )

( A light intro, an example and resulting code. )

( Исходный код на Хаскеле и созданный из этого код на VHDL с пояснениями )

( Хоть заголовки сделал )

Есть язык VHDL. У него небольшое ядро, буквально - последовательные высказывания (присваивание, функции и процедуры) и параллельные процессы (которые управляют сигналами). Ещё стоит упомянуть о функциях разрешения конфликта, которые позволяют делать монтажное И, например ( Read more... )

Точнее, выбор настолько тупых решений, насколько только возможно ( Read more... )

Точка с запятой может быть либо разделителем операторов, либо завершителем.

В Си она является завершителем - после каждого оператора должна стоять точка с запятой:
a = b+c ;
d = x-y;В Паскале, который изначальный Паскаль, она являлась разделителем операторов, поэтому последний оператор в блоке не имеет её:
begin
a = b+c;
d = x-y
endВ Хаскеле, ( Read more... )

Вопрос простой: как выглядит описание схемы накапливающего сумматора на Verilog и VHDL (чтобы вставить в презентацию настоящее знаниеВ результате мы проспорили полчаса, потом я ушел кушать и по приходу с обеда мы еще поспорили полчаса ( Read more... )

Долго смотрел на следующую строчку кода:
ex_add_res := (ex_op1 & '1') + (ex_op2 & r.e.alucin);
Никак не мог понять, как же она работает. ;)

И, главное, из ex_add_res потом результаты берут, адрес перехода, например. ;)

Потом дошло - по смыслу alucin, переносу извне, - что амперсанд соединяет значения, создавая новый массив.