программирумая задержка

[microtrigger]

Вот ведь как происходит: все стараются уравнять линии на шине, дабы избежать задержки прихода сигнала. Вот у меня и возник вопрос: а можно ли эти задержки создавать искусственно, прямо в чипе? Что бы можно было не закорачиваться на выравнивание)
Надо подумать над этой идеей!

Опубликовано с мобильного портала m.lj.ru

Comments

[di_halt]

А через ЛЭ пропустить?

[microtrigger]

это что за зверь такой?

[di_halt]

логический элемент :)

[zyxman]

Ну блин открыл америку!
Насколько я знаю, это нормальная практика использования "лишней" емкости FPGA.
Хотя конечно есть проблема что задержка ячейки ненормируема, но программно ее подобрать дело недолгое, да и замерять можно, когда есть приличные инструменты.

Видимо, у нас это малораспространено ввиду большого среднего возраста разработчиков электроники, и они просто не знают такого (а молодежь или уезжает или идет в другие области).
А на западе если идет разработка с FPGA, разработчик стоит стоолько, что его зарплата и время разработки являются определяющими в стоимости проекта, и на емкости FPGA и на цене платы (BGA+отладочные инструменты) не экономят, соответственно, можно и выпендриться :)

[prongs_menfolk]

Очень понравился ваш ЖЖ, я вас зафренжу и было бы круто если бы вы ответили взаимно;)

[microtrigger]

бот?

[kincajou]

XAPP806, например. Там, правда, не для всех линий, а олько для клока. Для всех такой метод был бы слишком уж крут (я не представляю, что это за чудовище будет, в котором на каждую линию данных и адреса по одному DCM)

[strijar]

Я могу ошибаться, но вроде у Xilinx Virtex-5 это штатная фича.

[microtrigger]

допускаю, интересно, как ее реализовали