Вторая
Вышла вторая моя статья (совместно с женой) в научном журнале "Вестник СибГУТИ" Конструкция равновесных корректирующих кодов с синхронизацией.
Вкратце - сконструировано семейство кодов, обладающих сразу целым набором свойств:
1) равновесный (т.е. количество 0 и 1 в потоке одинаковое - это необходимо для гальваноразвязки).
2) RLL=4 (в потоке не встречается более 4 одинаковых бит подряд - это необходимо для битовой синхронизации).
3) RD<=2 (динамический разбаланс не более 2 и восстанавливается каждые 6 бит - это тоже необходимо для гальваноразвязки)
4) корректирующий - исправляет до 2 ошибок замещения в кодовом слове длиной 12 бит.
5) содержит два комма-кода, пара которых образует совершенно уникальную последовательность, пригодную для блоковой синхронизации даже при наличии помех в канале.
6) имеет вполне годный критерий обнаружения потери блоковой синхронизации.
Короче "6 в одном" и при этом имеет относительную скорость 0.333 (т.е. для передачи 4 полезных бит нужно в канал передать кодовое слово из 12 бит). И при этом требует очень скромные ресурсы при реализации в FPGA.
Коды, опубликованные ранее, таким набором свойств не обладали, во всяком случае, мне об этом неизвестно. Обычно, когда весь набор требований встречается, то на практике применяются каскадные коды - внутренний код, скажем, манчестер или 8B10B обеспечивает равновесность, RLL и блоковую синхронизацию, а внешний код, скажем, БЧХ или Рида-Соломона, обеспечивает исправление ошибок. А тут "всё в одном".
Вкратце - сконструировано семейство кодов, обладающих сразу целым набором свойств:
1) равновесный (т.е. количество 0 и 1 в потоке одинаковое - это необходимо для гальваноразвязки).
2) RLL=4 (в потоке не встречается более 4 одинаковых бит подряд - это необходимо для битовой синхронизации).
3) RD<=2 (динамический разбаланс не более 2 и восстанавливается каждые 6 бит - это тоже необходимо для гальваноразвязки)
4) корректирующий - исправляет до 2 ошибок замещения в кодовом слове длиной 12 бит.
5) содержит два комма-кода, пара которых образует совершенно уникальную последовательность, пригодную для блоковой синхронизации даже при наличии помех в канале.
6) имеет вполне годный критерий обнаружения потери блоковой синхронизации.
Короче "6 в одном" и при этом имеет относительную скорость 0.333 (т.е. для передачи 4 полезных бит нужно в канал передать кодовое слово из 12 бит). И при этом требует очень скромные ресурсы при реализации в FPGA.
Коды, опубликованные ранее, таким набором свойств не обладали, во всяком случае, мне об этом неизвестно. Обычно, когда весь набор требований встречается, то на практике применяются каскадные коды - внутренний код, скажем, манчестер или 8B10B обеспечивает равновесность, RLL и блоковую синхронизацию, а внешний код, скажем, БЧХ или Рида-Соломона, обеспечивает исправление ошибок. А тут "всё в одном".