FPGA, питание быстрых схем
Плата Z3SDRAM работает довольно-таки нестабильно.
Контроллер SDRAM в FPGA более-менее вылизан, отконстрейнен в TimeQuest и сбоев не дает, невзирая на tSU и tH в 1нс каждое. Асинхронная ему Zorro-часть тоже вроде бы доведена если не до совершенства, то хотя бы до самого общего понимания, что в ней работает и как. Тем не менее, машина с платой памяти не в состоянии день простоять да ночь продержаться под примитивным тестом (LHA пакует/проверяет архив на 40М в памяти) - обязательно где-нибудь либо архиватор будет прибит системой с жалобой на exception, либо система просто перегрузится.
Плата двухслойная, что добавляет бодрости, и уже увешана дополнительными конденсаторами по питанию чипа SDRAM и собственно FPGA как дед Мазай зайцами. Определенной стабильности это добавило, циклический тест памяти перестал давать ошибки, если возить грязным пальцем прямо по дорожкам и выводам, но все же, все же.
Сегодняшнее свежее утреннее озарение - чистый функционал Zorro+SDRAM занимает 397 из 8256 логических элементов FPGA (5%). Для отладки я использую SignalTap анализатор, встраиваемый в ту же FPGA, с ним получается 5440 логических элементов (66%). Внутренняя тактовая - 133MHz. В задаче спрашивается: будет ли существенная разница в нагрузке и наводках на цепи и полигоны питания при переключении на такой частоте 5% и 66% от всех ячеек FPGA?
Проверю на практике.
Топик на Electronix.ru, Cyclone III, PLL power decoupling
ALTERA: AN 583: Designing Power Isolation Filters with Ferrite Beads for Altera FPGAs
MICRON: TN-46-02 DECOUPLING CAPACITOR CALCULATION FOR A DDR MEMORY CHANNEL
MICRON: TN-00-06 Bypass Capacitor Selection for High-Speed Designs
Контроллер SDRAM в FPGA более-менее вылизан, отконстрейнен в TimeQuest и сбоев не дает, невзирая на tSU и tH в 1нс каждое. Асинхронная ему Zorro-часть тоже вроде бы доведена если не до совершенства, то хотя бы до самого общего понимания, что в ней работает и как. Тем не менее, машина с платой памяти не в состоянии день простоять да ночь продержаться под примитивным тестом (LHA пакует/проверяет архив на 40М в памяти) - обязательно где-нибудь либо архиватор будет прибит системой с жалобой на exception, либо система просто перегрузится.
Плата двухслойная, что добавляет бодрости, и уже увешана дополнительными конденсаторами по питанию чипа SDRAM и собственно FPGA как дед Мазай зайцами. Определенной стабильности это добавило, циклический тест памяти перестал давать ошибки, если возить грязным пальцем прямо по дорожкам и выводам, но все же, все же.
Сегодняшнее свежее утреннее озарение - чистый функционал Zorro+SDRAM занимает 397 из 8256 логических элементов FPGA (5%). Для отладки я использую SignalTap анализатор, встраиваемый в ту же FPGA, с ним получается 5440 логических элементов (66%). Внутренняя тактовая - 133MHz. В задаче спрашивается: будет ли существенная разница в нагрузке и наводках на цепи и полигоны питания при переключении на такой частоте 5% и 66% от всех ячеек FPGA?
Проверю на практике.
Топик на Electronix.ru, Cyclone III, PLL power decoupling
ALTERA: AN 583: Designing Power Isolation Filters with Ferrite Beads for Altera FPGAs
MICRON: TN-46-02 DECOUPLING CAPACITOR CALCULATION FOR A DDR MEMORY CHANNEL
MICRON: TN-00-06 Bypass Capacitor Selection for High-Speed Designs