Ужас.

Jun 26, 2013 18:39

Верилог:
assign q= x?b:z; // ошибка "syntax error next to b..."
assign q= x ? b : z; // нет ошибки.Это вот что надо было есть, чтобы такое придумать?

языки описания аппаратуры, verilog

Previous post Next post
Up