С DMA пока нормально так и не получается...

[strijar]

...поэтому решил пойти легким путем и сделать через AXI Stream FIFO. И что-б вы думали? Не работает! (((: Сначала капризничал драйвер который идет в ядре от Xilinx. У него наружу через sysfs торчат управляющие регистры, так вот в них какая то ерунда на чтение. А при записи ничего не происходит. Ладно, порылся в сети, нашел на github более свежий драйвер. Регистры стали более адекватные, но read из символьного устройства ничего не возвращает. Крутил и так и сяк. Потом решил проверить через loopback - соединил ему AXIS вход на выход. Данные бегают. Да, ладно, думаю я - неужели снова проклятие TLAST? Вернул подкючение на FIR, включил в FIR генерировать TLAST по окончанию вектора... и данные пошли. Тоже как-то странно, перемежаясь с нулями и FIFO быстро вычерпывается (это надо в блокирующем режиме читать). Это мне не нравится. AXIS шина, это Stream! Ну казалось бы, есть у тебя поток, есть FIFO - ну лей ты сколько льется. Зачем опять эти фреймы? Дичь какая-то.

Видимо придется все таки переташить дизайн из Red Pitaya или писать свой AXIS FIFO без завязки на TLAST.