Троичную элементную базу создают?
Крещение Господне, среда и День патологоанатома с их Good Memory Day (День хорошей памяти) стоят на дворе. На Микроне (не нашем) уже пару лет делают флеш-память об 176 слоёв и с 4 логическими уровнями на ячейку. Недавно PCI Special Interest Group (PCI-SIG) утвердила окончательную спецификацию высокоскоростного интерфейса PCI Express 6.0 c максимальной скоростью передачи данных в PCIe 6.0 увеличеной до 256 ГБ/с при задействовании 16 линий. Этот стандарт предусматривает использование амплитудно-импульсной модуляции с четырьмя уровнями (PAM-4) и поддержку прямой коррекции ошибок с малой задержкой (FEC). В PAM4 используется четыре логических уровня для передачи 00/01/10/11. Это позволяет передавать с PAM4 вдвое больше данных, чем при использовании NRZ, без необходимости удваивать частоту.
И вот флеш-память с 4 логическими уровнями на ячейку уже есть, коммерческий выпуск устройств с поддержкой PCIe 6.0 должен начаться примерно через два-три года, контроллеры для PCIe 6.0 тоже будут декодировать уже не два, а четыре уровня напряжения, а значит элементная база позволяющая реализовать троичную машину на новом уровне, медленно, но верно приближается с каждым днём. 0 В будет означать пустая ячейка или ошибка, U1 -1, U2 0, U3 +1, и скорости передачи даных вполне себе гигагерцовые между чипами. А внутри них вполне можно как и в первой Сетуни использовать по две линии на один трит для начала.
И вот флеш-память с 4 логическими уровнями на ячейку уже есть, коммерческий выпуск устройств с поддержкой PCIe 6.0 должен начаться примерно через два-три года, контроллеры для PCIe 6.0 тоже будут декодировать уже не два, а четыре уровня напряжения, а значит элементная база позволяющая реализовать троичную машину на новом уровне, медленно, но верно приближается с каждым днём. 0 В будет означать пустая ячейка или ошибка, U1 -1, U2 0, U3 +1, и скорости передачи даных вполне себе гигагерцовые между чипами. А внутри них вполне можно как и в первой Сетуни использовать по две линии на один трит для начала.